Rambus hält Terabyte-Speicherchips für möglich.

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Rambus hält Terabyte-Speicherchips für möglich.

Beitragvon 906870 » 17.12.2007, 14:09

17.12.2007 10:36 Uhr
Mehrwege-Rechner brauchen schnelle Speicher:

Rambus hält Terabyte-Speicherchips für möglich.

Von Wolfgang Leierseder

Rambus Modell des Terrabyte-Speicherchips ist schon fertig.
Rambus Modell des Terrabyte-Speicherchips ist schon fertig.
Der amerikanische Chipbauer Rambus Inc. will in vier Jahren Speicherchips mit einem Terabyte Rechengeschwindigkeit anbieten. Diesen Ausblick gab das Unternehmen auf seinem Entwicklerforum in Tokyo Ende November.

Eigenen Angaben zufolge steckt das Unternehmen mitten in der Planung solche Speicherchips. Dafür hat es jetzt die Initiative "Terabyte Bandbreite" ("Terabyte Bandwidth Initiative" (TBI)) ins Leben gerufen, und unter deren Regie soll zuerst ein Speicherchip im 45-nm-Prozess gebaut werden, der 16 GB/s schnell ist. Danach will die Initiative das Chipprojekt ein Terrabyte (entspricht 1.024 GB/s) in Angriff nehmen.

Zur Verwirklichung solcher Absichten muss Rambus mindestens drei Probleme lösen. Zum ersten muss die Taktfrequenz der Speicherchips um das 32fache gegenüber heute verwendeten DDR2-Chips erhöht werden. Diese arbeiten mit einem Eingangstakt von 500 MHz und übertragen pro Taktzyklus zwei Byte.

Zum zweiten muss die Signalisierung der Daten- und der Command/Address-Übermittlung getrennt werden. Rambus will eigenen Angaben zufolge seine "Fully Differential Memory Architecture" verwenden, ferner eine Technologie, die der Chipbauer "FlexLink C/A" nennt und die eine Punkt-zu-Punkt-Verbindung der Command/Address-Übermittlung bei 16 GByte/s ermöglicht. Damit will Rambus gewährleisten, dass trotz der enorm hohen Übertragungsraten ein exakter Datenabgleich stattfindet.

Rambus zufolge muss dafür aber auch der Command/Address-Bus neu gestaltet werden. Mit zwei Anschlüssen wäre das möglich, allerdings nur dann, wenn die sogenannte Granularität (also wie viel Speicher pro Anfrage abgerufen wird, 64 oder 128 Byte) verringert wird. Dazu sagte Rambus wenig, doch es könnte an eine nicht variable, also kontinuierlich gleich niedrige Granularität gedacht haben.

Zusammengefasst, so Rambus Konzept, könnte es dann Chips anbieten beziehungsweise lizenzieren, die mit 16 parallelen DRAM-Kanälen, die jeweils mit 16 GByte/s und 4 Byte (32 Bit) Daten pro Takt arbeiten, ausgerüstet sind.

Der Grund für die Überlegungen von Rambus: Neue Mehrwege- und Grafik-Microchips beschleunigen Hauptspeicher-Prozessoren beträchtlich. So verwendet zum Beispiel Sony in der Spielekonsole "Playstation 3" den Speicherchip XDR DRAM von Rambus. Doch um die Mehrwege-Prozessoren nicht auszubremsen, müssen die Speicherchips Schritt halten – ein Vorhaben, das nur durch deren Beschleunigung realisiert werden kann.

Im Moment kann Rambus einen in 65 nm gefertigten Prototypen vorweisen, der es mit einem Speicherkanal bereits auf die veranschlagte Bandbreite von 64 GB/s bringt. Allerdings gibt Rambus zu, dass es bei dem Terabyte-Chip ein Problem überhaupt nicht im Griff hat: die Hitzeentwicklung oder umgekehrt die Kühlung.
Doch auch von anderen Chipbauern, die sich mit schnelleren Speicherchips beschäftigen, zum Beispiel IBM, Samsung Elpida, IMEC und Sematech sowie diverse Startups, ist so schnell keine Lösung dieses Problems zu erwarten.

Zwar erklärte Bernie Meyerson, Cheftechnologe bei IBM, vor kurzem in einem Interview mit der amerikanischen Elektronikmagazin "EETimes", er halte die Lösung des Hitzeentwicklung für möglich. Wie das geschehen könnte, sagte er aber nicht. Jedenfalls nicht derzeit.
Meinung des Redakteurs:

Rambus hat mit seiner Beobachtung recht. Die Mehrweg- und Mehrkern-Rechner werden in einigen Fällen von vergleichsweise langsamen Speicherchips gebremst. Doch ob die theoretische Antwort von Rambus richtig ist - und nicht einer der typischen Vorankündigungen, denen Patentstreits und –klagen folgen werden - , ist im Moment nicht zu sagen. Tatsache ist: Der Terrabyte-Speicherchip hat eine Menge technischer Hürden zu meistern. Noch ist kein Konstrukteur in der Lage, sie zu lösen.

http://www.channelpartner.de/unternehme ... ndex2.html
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Beitragvon 906870 » 29.12.2007, 21:02

etwas älterer Hintergrundbericht, aber noch interessant; Auszug:

http://www.it-times.de/news/hintergrund ... h-zurueck/

Intel erwägt Einsatz der XDR-Speichertechnik
Solange diese Technik allerdings noch nicht marktreif ist, muss Rambus auf das Lizenzgeschäft mit seiner XDR-Speichertechnologie setzen. Doch auch hier konnte Rambus jüngst mit einer positiven Meldung aufwarten. So unterzeichnete man Anfang November eine Absichtserklärung mit dem US-Halbleitergiganten Intel. Der weltweit größte Halbleiterkonzern will demnach den Einsatz der XDR-Technik in Erwägung ziehen. Konkrete Pläne gibt es freilich noch nicht, doch möglich wäre ein Einsatz im Rahmen der nächsten Chip-Architektur Namens Nahelem. Auch bereitet Intel einen neuen System-Bus mit dem Namen QuickPath vor, bei dem sich der Einsatz von XDR-Technik anbieten würde.

Auch wenn Rambus mit seiner XDR-Technik nicht im Rahmen des Nehalem- zw. QuickPath-Programms zum Zuge kommt, bleibt noch eine weitere Möglichkeit. Wie Branchenkreise aus Taiwan berichten, plant Intel im zweiten Quartal 2008 einen Vorstoß im Grafikchip-Markt, um nVidia und der AMD-Tochter ATI stärker die Stirn zu bieten. Dabei könnte die XDR-Technik eine willkommene Unterstützung für Intel sein, um die Konkurrenz weiter in Schach zu halten…
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Beitragvon vlnet » 30.12.2007, 13:12

etwas älterer Hintergrundbericht, aber noch interessant; Auszug:

Das interessante an dem Bericht ist, dass er die vielfältigen Möglichkeiten von XDR aufzeigt. Alle wissen, dass Alle mit XDR experimentieren und dass urplötzlich sich eine Seite mit XDR einen technischen Vorsprung verschaffen kann. Darauf werden schnell weitere XDR-Anwendungen folgen. Es ist nur noch eine Frage der Zeit.

Schon jetzt ein gutes neues Jahr für alle Board-Kollegen. Natürlich für die Entwicklung der Rambus-Technologie und des Rambus-Kurses, aber auch für alle anderen wichtigen Ziele, die sich jeder für das neue Jahr setzt.

Und da ich mit Erstaunen sehe, wieviele "ältere" Kollegen hier am Start sind, darf der Wunsch Gesundheit natürlich nicht fehlen, wird er doch wesentliche Voraussetzung sein, die Rambuserträge geniessen zu können. :up:
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Beitragvon lucky » 30.12.2007, 14:01

Wie Branchenkreise aus Taiwan berichten, plant Intel im zweiten Quartal 2008 einen Vorstoß im Grafikchip-Markt, um nVidia und der AMD-Tochter ATI stärker die Stirn zu bieten. Dabei könnte die XDR-Technik eine willkommene Unterstützung für Intel sein, um die Konkurrenz weiter in Schach zu halten…


XDR scheint wie geschaffen für den Grafikbereich. Hoffen wir mal, dass Intel tatsächlich im lauf des nächsten Jahres etwas derartiges offiziell ankündigt.

Wenn wir Glück haben, werden sich die Ereignisse dann lawinenartig überstürzen und es doch noch zu dem vielzitierten "perfect storm" kommen.

Mit dem richtigen Momentum kann Rambus sehr schnell im dreistelligen Bereich sein. :chef:
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Beitragvon 906870 » 10.03.2008, 11:41

Sollte hier ein Mitleser aus München oder Umgebung sein, wäre es doch schön, wenn er am Rambus-Stand mal die "Stimmung bei der Deutschen Geschäftsstelle abfragt."

Gruß an alle 906



0.03.2008 09:04
Rambus führt bei der DATE 2008 Hochgeschwindigkeits- Speichertechnologien und -architekturen vor

Rambus Inc. (News) (Nasdaq:RMBS):

Wer:
Rambus Inc. (Nasdaq: RMBS)


Wo:
DATE 2008
Stand Nr. A18
ICM
München


Wann:
11. bis 13. März 2008

Besuchen Sie Rambus bei der DATE 2008, dem europäischen Ereignis für Design und Test elektronischer Systeme, um Vorführungen und Anschauungsmaterial unserer neuesten Technologieentwicklungen zu erhalten.

Rambus Vorführungen und Anschauungsmaterial

* Die „Terabyte Bandwidth Initiative“,
mit neuen Speichersignal-Innovationen, welche Datenraten von 16 Gbps ermöglichen werden und damit eine zukünftige Speicherarchitektur, welche eine bisher nicht da gewesene Speicherbandbreite im Bereich von Terabyte pro Sekunde (TB/s) auf einem einzelnen System-on-Chip (SoC) liefern kann (1 Terabyte = 1.024 Gigabyte). Unter den Innovationen befinden sich die erste Differential-Signalgebung der Branche für sowohl Daten als auch Command/Address (C/A); FlexLink™ C/A, das erste Point-to-Point-C/A-Link der Branche mit voller Geschwindigkeit; und 32X-Datenratentechnologie (32 Datenbits pro Input-Takt).
* Eine Vorführung eines stromsparenden Multi-Gbps mit einem Test-Transceiver, der nur einen Verlust von 14 mW hat, was in einem Power/Performance-Verhältnis von 2,2 mW/Gbps resultiert, eine Reduzierung des Stromverbrauchs von mehr als dem dreifachen gegenüber normalen Serial-Links.
* Die preisgekrönte XDR™-Speicherarchitektur, eine Lösung für Differentialspeicher, die bei 5,6 Gbps arbeitet, mit FlexPhase™-Schaltkreistechnologie-Kalibration und „Octal Data Rate“ (ODR) Schreib/Lese-Betrieb.
* Ein preiswertes XDR-Systemprodukt, das auf einer zweischichtigen gedruckten Platine implementiert ist.
* Eine Signalvorführung eines DDR3-Speicherkontroller-Interface mit 1066 Mbps.
* Ein offenes Demonstrationsboard von Texas Instruments® DLP® mit XDR-Technologie. In dieser Anwendung arbeitet das XDR-Speicherinterface von Rambus mit 4,0 Gbps und erbringt unerreichte Speicherperformance für den „TI DLP“-Prozessor.
* Ein offenes Demonstrationsboard einer PLAYSTATION®3 (PS3™) mit XDR-Technologie. Das XDR-Speicher-Interface von Rambus und der FlexIO™-Prozessorbus ermöglichen eine noch nicht dagewesene aggregierte Bandbreite von mehr als 90 Gigabyte pro Sekunde zwischen der „Cell Broadband Engine™“ und den unterstützenden Chips im Kern der PS3.

Zur Registrierung und für zusätzliche Informationen besuchen Sie bitte http://www.date-conference.com.

http://www.finanznachrichten.de/nachric ... 301986.asp
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Beitragvon 906870 » 27.06.2008, 09:28

Terabyte Bandwidth Initiative
Rob Dhat
Product Marketing Manager
Rambus Inc.

http://www.rambus.com/assets/documents/ ... at_tbi.pdf
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Beitragvon 906870 » 09.12.2008, 12:29

Rambus on Track for 1TB/s Memory System Bandwidth
Dec 9, 2008 19:35
Masahide Kimura, Nikkei Electronics
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Rambus Inc's Technical Director Steven Woo


Technologies accomplished by the Terabyte Bandwidth Initiative

Rambus Inc's Technical Director Steven Woo introduced a progress in the company's "Terabyte Bandwidth Initiative" in his speech at the Memory System Symposium, which took place at Meguro Gajoen in Tokyo Dec 8, 2008.

The Terabyte Bandwidth Initiative is an effort to develop elemental technologies for a memory system that can realize a bandwidth of 1 Tbyte/second between a single SoC and multiple DRAM components. Rambus will use some of the technologies derived from this effort in its "XDR 2" next-generation DRAM specifications.

Woo referred to the current state where multi-coring is increasingly applied to microprocessors, graphics processors and SoCs and explained that memory systems will consequently need further expansion in bandwidth and reduction in power consumption more than ever.

To address these circumstances, the Terabyte Bandwidth Initiative developed a technology dubbed "Fully Differential Memory Architecture (FDMA)," which pairs all command/address (C/A) lines and data lines for differential signaling. C/A lines were not used for differential signaling in the previous "XDR."

FDMA uses "32X Data Rate," a technology that enables data transmission of 16Gbps with a pair of differential signaling lines when the clock frequency is 500MHz. Through a technology called "FlexLink C/A," which uses 32X Data Rate in C/A lines, the bandwidth is further expanded by reducing the number of C/A lines and increasing the number of data lines.

Such approach becomes significant under the current circumstances, where the number of pins to address DRAM devices on the SoC side is limited, Woo said. He also introduced another technology to lower power consumption by reducing the amplitude of differential signaling lines.

Rambus is planning to commercialize its XDR 2 in or after 2010 using these elemental technologies. With XDR 2, the company will realize a bandwidth of 51.2 Gbytes/second per DRAM chip using 32 data lines and a "16X Data Rate," which allows a data transmission speed of 12.8Gbps with a pair of differential signaling lines when the clock frequency is 800MHz.

Rambus can realize a Tbyte/second class bandwidth by lining up 16 units of these chips, Woo said.

http://techon.nikkeibp.co.jp/english/NE ... 09/162539/
906 :D
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